成熟的PCIe 6.0 IP可極大降低復雜系統(tǒng)開發(fā)難度
2022-5-26 來源：Cadence 作者：-
從正式發(fā)布至今，PCI Express®（PCIe®）發(fā)展迅速，在現(xiàn)代數(shù)字世界中無處不在，已經(jīng)成為高性能計算、人工智能/機器學習（ML）加速器、網(wǎng)絡適配器和固態(tài)存儲等應用不可或缺的一項技術。不僅如此，PCIe技術近期在速度和延遲方面取得的突破讓其在存儲器架構(gòu)中也獲得了廣泛應用（例如通過PCIe/CXL插槽連接的持久內(nèi)存和DRAM）。
人工智能/機器學習（ML）應用的變革以及企業(yè)工作負載加速遷移至云端的趨勢，持續(xù)推動數(shù)據(jù)流量前所未有的增長。為了應對未來對數(shù)據(jù)帶寬的需求，PCI-SIG于2019年發(fā)布了PCIe 6.0，將數(shù)據(jù)傳輸速率翻倍至64GT/s。最終版PCIe 6.0標準已于2022年1月正式發(fā)布。
IO帶寬增長預測和PCIe標準的演化（圖片：Cadence）
PCIe 6.0的主要挑戰(zhàn)
將I/O帶寬從PCIe 5.0的32GT/s翻倍至64GT/s給信號完整性（SI）帶來了巨大挑戰(zhàn)。PCIe向后兼容的需求必須持續(xù)支持PCB、連接頭和擴展卡等傳統(tǒng)通道。數(shù)據(jù)速率為32GT/s且采用不歸零制（NRZ）編碼時，傳統(tǒng)通道的插入損耗總和在奈奎斯特頻率（16GHz）下可達到36dB以上；當速率提升至64GT/s NRZ時，奈奎斯特頻率翻倍至32GHz，通道的頻率相關損耗將增加到70dB以上。如此的全通道信號損失將令噪音完全無法識別，傳輸?shù)臄?shù)據(jù)將無法被有效還原。
PAM4加持PCIe
將信號調(diào)制模式從非歸零編碼（NRZ）改至四電平脈沖幅度調(diào)制（PAM4）是PCIe 6.0克服通道信號損失挑戰(zhàn)的方法。PAM4是一種多電平信號傳輸技術，每個單位時間（UI）傳輸2比特，而NRZ每個單位時間僅傳輸1比特（見圖2）。采用PAM4信號調(diào)制技術的PCIe 6.0每個UI可以傳輸2比特數(shù)據(jù)，數(shù)據(jù)速率在奈奎斯特頻率不變的情況下增加一倍，成為PCIe 6.0的一大優(yōu)勢。通道損失也因此與PCIe 5.0一樣可控。
PAM4信號調(diào)制（圖片：Cadence）
然而，升級至采用PAM4信號調(diào)制的PCIe版本還需要解決一系列挑戰(zhàn)，并應對因此導致的復雜性上升。幸運的是，Cadence對PAM4并不陌生。早在2017年，Cadence就通過對Nusemi公司的收購開始研發(fā)112Gb/s的PAM4技術。今天，Cadence已經(jīng)是多個先進FinFET節(jié)點下112G/56G PAM4 SerDes IP的領先供應商，客戶使用我們的IP已經(jīng)開發(fā)出多項成功的芯片設計。
協(xié)議更新，為效率而生
PIPE到控制器的接口也升級到了6.0版本，延遲進一步降低。
PCIe 6.0標準引入了流控制單元的概念（FLIT），與PAM4所需的前向糾錯（FEC）高效協(xié)同，為采用最常見配置的主流負載提供更低的延遲。
PCIe前代版本通過動態(tài)鏈路帶寬和低功耗狀態(tài)實現(xiàn)節(jié)能。但在此過程中，動態(tài)鏈路帶寬會干擾數(shù)據(jù)流的傳輸。PCIe 6.0采用全新的低功耗狀態(tài)L0p，可在不干擾數(shù)據(jù)流的前提下允許功耗相對帶寬的按比例調(diào)整。
Cadence針對PCIe 6.0的完整IP解決方案
Cadence的PCIe PHY和控制器解決方案（圖片：Cadence）
Cadence致力于引領行業(yè)采用最新的PCIe 6.0標準，用PCIe 6.0 IP解決方案應對前沿領域快速變革的技術需求。過去20年，Cadence一直是PCIe PHY和控制器的領先供應商。采用Cadence領先的PAM4技術以及經(jīng)過驗證的112G/56G PAM4以太網(wǎng)PHY IP，結(jié)合在PCIe領域深厚的經(jīng)驗，Cadence致力于為市場提供最先進的PCIe 6.0 PHY和控制器IP。
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