基于 SOPC 技術和模糊控制理論的數控機床控制系統的設計
2018-5-23 來源： 柳州鐵道職業技術學院 作者：覃莉莉
[摘要]本文提出了一種基于 SOPC 技術和模糊控制理論的數控機床 XY 工作臺控制系統解決方案，通過Quartus II、Nios II IDE 和 SOPC Builder 等整套開發工具完成了 SOPC 系統的開發。
[關鍵詞]數控機床；控制系統；模糊控制理論；SOPC；Nios II
SOPC（System On a Programmable Chip），是在一塊硅片上利用可編程邏輯控制技術集成整個系統的一項技術。SOPC 可以用來進行電子信息處理和嵌入式系統的設計。本文設計的數控機床控制系統中是基于 FPGA嵌入 IP 軟核的應用。
一、SOPC 系統的設計
SOPC（System On a Programmable Chip）利用一個芯片就可以完成全部的邏輯處理，其硬件采用 FPGA。這種微處理器系統采用嵌入式的結構設計。
建立在 SOPC 技術基礎上的 Nios II 處理器是一種 32 位的 RISC 處理器軟內核。可以完成 SOPC 系統開發的整套工具，目前市場上主要有 Nios II IDE、SOPC Builder 以及
Quartus II等。典型的 Nios II 的微控制器包含 Avalon 總線、I/O 控制器、微處理器內核、定時器、存儲器控制單元和必要的外圍控制部分。
圖 1 所示的 SOPC 系統架構是基于數控機床控制系統的要求而設計的.
二、定制 Nios II 微控制器軟核
根據數控系統的控制要求，本文對 Nios II 微控制器軟核進行了配置。這個配置包括：中央處理器模塊、SDRAM控制模塊、UART 控制模塊、EPCS 控制模塊、反饋模塊，頻率發生控制器、RAM 寫入模塊以及電機控制模塊。其定制過程如下：
（1）構建系統軟核在 SOPC Builder 界面中，根據 SOPC 系統架構構建系統軟核，設定系統時鐘頻率為 50MHz。本系統對要求具備高速的響應速度，因此在 NiosⅡ CPU 的三種類型中選擇快速型 NiosⅡ/f 的軟核類型。JATG 調試模塊在系統運行的過程中將占用較多的系統資源，為了確保系統調試能順利地加入 JATG，減少系統所占用的軟硬件資源，需要在完成系統的調試之后，把 debugging level 設置為 No Debugger。
（2）建立 SDRAM 模塊SDRAM 諸如刷新 、初始化等邏輯控制由 SDRAM 控制器來實現。物理層面上 FPGA 跟 SDRAM是連接在一起的，SDRAM 控制器的參數設定如下：行地址（
Row address）12 位，列地址（Column address ）8位，數據位寬（Data width）16 位。通過 SDRAM 控制器將 SDRAM 用作大容量存儲器。
（3）建立 EPCS 控制器：EPCS用于存儲 FPGA 配置數據和 Nios II程序代碼。
（4）建立 JTAG UART 控制器：JTAG UART 用于Nios II 應用程序的調試。
（5）建立 UART 控制器：RS232的時序議利用異步收發器（UART）控制器來實現。其功能在于提供波特率，且波特率可以根據需要進行調節。訪問 UART 模塊，在 Nios II
系統中，利用 Avalon 總線可以很容易實現，Avalon 總線允許 Avalon 主外設（例如 Nios II 處理器）通過簡單的讀和寫控制寄存器以及數據寄存器與該 UART 核實現通信。
設置串口通信波特率為 19200，停止位 1 位，數據位8 位，沒有奇偶性的檢驗。
（6）建立系統 ID 外設：生成 Nios II 系統時，會配置唯一的 ID 號，并存入 System ID 寄存器，用以鑒定 NiosII 程序是否與系統匹配。如不匹配，程序將無法下載到
Nios II 系統。
（7）添加 PIO 接口，所添加的 PIO 接口主要包括：RAM寫PIO、反饋 PIO、行程開關 PIO、加入電機運行參數 PIO（輸出類型）、基準頻率控制 PIO、開始控制 PIO。最后生成 Nios II 系統。
三、系統核外邏輯的設計與構建
（1）鎖相環 PLL 模塊的建立鎖相環的功能在于解決系統各種設備間的時鐘同步問題。它可以實現延時的功能，調節時鐘信號。鎖相環的設計對于整個系統而言，意義重大。本設計中為 Nois II 軟核提供時鐘的是 20MHz 的有源晶振，這個晶振外接在 FPGA 上。把有源晶振的倍頻設定在 100MHz（c0）。為 SDRAM 提供同樣頻率時鐘的是圖 2 中所設計的 PLL 的 c1。其頻率的設定跟有源晶振的頻率一致，偏移量取-75deg。
（2）電機控制模塊電機控制模塊主要由 PWM 發生模塊、計數模塊和電機選擇模塊構成，如圖 3 為其結構框圖。
四、相關硬件電路設計
1.電源模塊電源模塊是保證嵌入式系統工作的前提條件之一,在本系統中，電源模塊主要負責給 FPGA 以及后續的電路供電，使用 LM1085_3.3V 來實現從 5V 轉到 3.3V，并且在輸入端和輸出端加濾波電容，保證供電穩定。圖 4 為電源模塊電路圖。
2.速度檢測反饋電路
光電編碼盤角度檢測傳感器是一種廣泛應用的編碼式數字傳感器，它將測得的角度位移轉換為脈沖形式的數字信號輸出。其電路原理圖見圖 5 所示。
3.電機驅動電路
驅動電路開關管選用絕緣柵型功率管 IGBT。本系統 選 用 美 國 SGS 公 司 生 產 的 專 用 集 成 驅 動 芯 片PBL3717。該芯片構建的電路，不同于傳統分離元件組成的電路，避免了工作電路復雜、使用元件多、開啟和關斷時間長等缺點。PBL3717 柵極驅動器能夠在驅動一個高壓側的同時，驅動一個低壓側的功率 MOSFET，能夠在一個高性能的封裝里實現大部分的功能。
在設計時，只需要添加一路控制電源和少量分立元件即可。PBL3717 芯片即可采用自舉自容實現 MOSFET 的驅動。其導通/關斷時間為120/94ns，驅動能力為 I0+/-=3A/3A，偏值電壓可達500V，開關頻率可以從數十赫茲達數百千赫茲，同時PBL3717還具有欠壓告警、欠壓封鎖、過流保護之功能等比較完善的保護功能。所以驅動電路選用 2 片 PBL3717 驅動兩個 H 橋。
4.系統復位電路
根據數控系統的控制需求，本設計需要把處理器嵌入到 FPGA 內部。而 FPGA 在每次配置的加載都會被復位，這樣的復位自動進行。基于這樣的情況，需要設計一個系統的復位電路，把 FPGA 內部的狀態初始化。
在本設計中，人為地干預系統的運行，必要時，重新輸入參數是必需的要求。為實現這樣的要求，必須設計一個復位電路，這個復位電路可以通過手動的方式實現控制。按照低電平有效抗干擾能力更強的原則，如圖 6 所本文設計了一個常態為高電平（3.3V），通過按鍵來拉低信號復位電路.
五、自整定模糊 PID 控制器設計
輸入誤差 e 以及誤差的變化 ec，來構建自整定模糊PID 控制器。通過算法，設計模糊控制的規則，修改 PID參數，原理如圖 7 所示.
從系統響應速度、穩定與否、穩定精度如何以及超調量等方面來考慮，Kp′，Ki′，Kd′的作用為：
（1）響應速度慢，調節精度低，系統穩態、動態特性差。通常的原因是 Kp值取得過小。增大 Kp的取值可以解決上述問題。
（2）Ki能夠消除系統穩態誤差。Ki越大，則系統靜態誤差越快消除。這個參數取得過大，容易產生響應初期積分飽和的現象，從而造成響應過程的較大超調；但取得過小，系統靜態誤差難以消除，對系統調節精度產生不利的影響。
（3）要想獲得良好的系統動態特性，可以取較大的Kd值。但是 Kd過大，會造成調節時間的延長。發生響應過程的提前制動，對于系統額抗干擾性能也會造成不利的影響。
這個參數的作用在于使系統得到較好的動態特性，對響應中偏差變化的任意性進行抑制，還可以對偏差變化的方向進行預報。綜合對系統輸出產生影響的三大參數參數 Kp、Ki和 Kd，不難歸納出，在不同的 e 和 ec 下，受控參數 Kp、Ki 和 Kd 的自整定要求，得出模糊控制規則的語言描述:
PID 控制器參數 Kp，Ki，Kd 的整定要求因偏差 e 和偏差變化率 ec 的不同而異，分述如下：
（1）當 e 較大時，取較大的 Kp，可以提高系統相應速度；需要注意的是，微分飽和的最直接原因是開偏差 e 在開始的瞬間變大。微分飽和所帶來的影響會造成控制作用超出許可的范圍。此時，可以選選取較小的 Kd。積分飽和是控制系統所不希望出現的結果，為了避免這種情況的產生，可以取 Ki=0 限制積分的作用。
（2）e 處于中等大小時，Kp 取得小些，容易獲得系統響應較小的超調性。這個時候，應該取適當的 Ki 值。此時，對系統影響較大的是 Kd 的取值，為保證系統的響應速度，這個參數取值要適中。
（3）偏差 e 接近設定值，數值較小時，為了獲得系統良好的穩定特性，需要增加 Kp 和 Ki 的取值。震蕩的產生容易出現在在系統設定值附近。為了減少這個問題帶來的不利影響，需要增強系統的抗干擾性能。當 ec 較大時，Kd 應取小些；當 ec 較小時，Kd 可取值大些。
圖 8 為隸屬度函數曲線。
圖 9 所示為使用 Matlab 進行仿真所得到的自整定模糊 PID 控制系統響應曲線。仿真的結果表明，采用自整定模糊 PID 控制，系統的穩態性能好，調節精度提高，響應速度快，且沒有超振蕩和超調。
現代社會經濟和技術發展迅速，各種裝備都在不斷進行升級，因而對于設備的要求也在不斷提高，研究數控機床的相關控制技術有著非常重要的意義。基于SOPC 技術和模糊控制理論的數控機床控制系統，開發周期短，成本低廉，是一個值得深入探討的研究方向。
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